1. 在Verilog中”initial”和”always”是行為模型中最基本的描述，Verilog是一並行程式語言，須用硬體的角度來思考所需的設計。
initial”：一個initial的區塊開始的時間為時間零(t=0)，當區塊中有很多的敘述時，需用begin…end上下包起來。
initial”：一個initial的區塊開始的時間為時間零(t=0)，當區塊中有很多的敘述時，需用begin…end上下包起來。
2.時間控制
一個訊號產生觸發區塊開始動作，以達到其設計功能。
@(clock) q=d;
//當clock訊號有變化的時，q=d被執行。
@(posedge clock) q=d;
//clock正緣觸發，當clock訊號變化為1的時，q=d被執行。
@(negedge clock) q=d;
//clock負緣觸發，當clock訊號變化為0的時，q=d被執行。
q=@(poedge clock) d;
//d立刻被執行，等到clock正緣觸發時再指定至q。
//當clock訊號有變化的時，q=d被執行。
@(posedge clock) q=d;
//clock正緣觸發，當clock訊號變化為1的時，q=d被執行。
@(negedge clock) q=d;
//clock負緣觸發，當clock訊號變化為0的時，q=d被執行。
q=@(poedge clock) d;
//d立刻被執行，等到clock正緣觸發時再指定至q。
3.
